Podręcznik

3. Przełączanie tranzystora bipolarnego

3.2. Inwerter bipolarny

Podstawowym elementem większości systemów cyfrowych jest inwerter. Na rys. 3.4 przedstawiono konfigurację inwertera opartego na tranzystorze bipolarnym przełączanym między stanem zatkania i nasycenia:

Uzupelnij opis obrazka

Rys. 3.4 Inwerter z tranzystorem bipolarnym

Przełączanie tego inwertera impulsem prostokątnym (zwykle między 0 a E_F) wymusza przepływ opóźnionego impulsu prądu kolektora podobnie jak na rys. 3.2. Przepływ tego prądu powoduje znaczny spadek napięcia na rezystorze R_C i tym samym obniżenie napięcia wyjściowego od wartości bliskiej napięciu zasilania U_CC do napięcia nasycenia U_CEsat (ok. 0.1 - 0.2 V):

Uzupelnij opis obrazka

Rys. 3.5 Napięcie wejściowe i wyjściowe inwertera

Jak widać, niskiemu napięciu wejściowemu odpowiada wysokie napięcie wyjściowe i odwrotnie, czyli na wyjściu otrzymujemy negację wejściowego stanu logicznego. W stosunku do impulsu wejściowego, impuls wyjściowy jest zniekształcony i opóźniony z tych samych powodów, które decydowały o przebiegu impulsu prądu kolektora na rys. 3.2.

Do najważniejszych właściwości każdego układu cyfrowego należy charakterystyka przenoszenia Ewewyodnosząca napięcie wyjściowe do napięcia wejściowego:

Uzupelnij opis obrazka

Rys. 3.6 Charakterystyka przenoszenia inwertera

Napięcie U_ILstanowi najwyższe napięcie wejściowe, przy którym tranzystor pozostaje zatkany i napięcie wyjściowe jest wysokie U_OH (bliskie U_CC). Dla typowej charakterystyki prądowo-napięciowej złącza emiter-baza przyjmuje się, że przy napięciu U_BEon (ok. 0.7 V) zaczyna płynąć prąd bazy prowadzający tranzystor w stan aktywny. Napięcie U_IH jest minimalnym napięciem wejściowym zapewniającym wejście tranzystora w stan nasycenia, któremu odpowiada niskie napięcie wyjściowe równe napięciu nasycenia tranzystora U_OL = U_CEsat (ok. 0.2 V). Dla inwertera z rys. 3.4 wartość napięcia U_IH zależy od doboru rezystorów i może być oszacowana następująco:

$U_{IH}\approx U_{BEsat}+R_{B}\frac{I_{Cs}}{\beta _{F}}=U_{BEsat}+\frac{R_{B}}{R_{C}}\frac{U_{CC}-U_{CEsat}}{\beta _{F}},$

(3.9)

gdzie U_BEsat @ 0.7 - 0.8 V, U_CEsat @ 0.1 - 0.2 V.

Często jest to napięcie nie przekraczające 2 V, co wyjaśnia asymetrię charakterystyki przenoszenia na rys. 3.6. Z charakterystyki tej można odczytać parametry inwertera:

amplitudę logiczną, stanowiącą różnicę napięć między poziomem 0 i 1 logicznej:

$U_{L}=U_{OH}-U_{OL},$

(3.10)

oraz marginesy szumowe (zakłóceniowe)

dla stanu niskiego na wejściu:

$MSL=U_{IL}-U_{OL},$

(3.11)

dla stanu wysokiego na wejściu:

$MSH=U_{OH}-U_{IH},$

(3.12)

określające maksymalne dopuszczalne wartości zakłóceń, przy których wymuszony stan inwertera pozostaje stabilny.

Jeżeli z wyjścia inwertera sterowane są kolejne bramki, to pobierany jest przez nie prąd obniżający wartość napięcia wyjściowego dla stanu logicznego 1 (szeregowe połączenie R_C i rezystancji zastępczej bramek obciążających stanowi dzielnik napięciowy). Napięcie U_IH jest wówczas minimalną dopuszczalną wartością tego napięcia. Przy jednakowej wartości rezystancji bazowych N równolegle połączonych bramek można zatem zapisać warunek:

$U_{OH}\approx U_{BEsat}+\frac{R_{B}/N}{R_{C}+R_{B}/N}(U_{CC}-U_{BEsat})\geq U_{IH},$

(3.13)

pozwalający określić maksymalną liczbę bramek obciążających – tzw. obciążalność logiczną N.