Podręcznik

1. Technologie wytwarzania układów scalonych

Oczywistym czynnikiem, który zadecydował o rozwoju monolitycznych układów scalonych jest miniaturyzacja urządzeń elektronicznych. Ale taka odpowiedź jest powierzchowna i niepełna, ponieważ należy zwrócić uwagę na następujące cechy układów scalonych, które z miniaturyzacją wiążą się, lecz nie zawierają się w tym terminie całkowicie:

niezawodność,
niskie koszty produkcji,
niskie koszty eksploatacji,
duża szybkość działania,
złożoność funkcjonalna.

Dla zrozumienia opisywanych w rozdziale technologii przydatne są informacje na temat wytwarzania warstw półprzewodnikowych opisane w module Podstawy mikroelektroniki - wprowadzenie.

1.1. Specyfika układów scalonych

Niezawodność
W aparaturze elektronicznej prawidłowo zaprojektowanej miejscami ulegającymi uszkodzeniom są połączenia a nie elementy systemu (tranzystory, układy monolityczne). Zatem częstość uszkodzeń jest proporcjonalna do liczby wyprowadzeń i punktów montażowych. Współczesny mikroprocesor wykonany z miliona tranzystorów w jednym układzie monolitycznym (chip) posiada ok. 300 wyprowadzeń zewnętrznych, podczas gdy jego przodek sprzed ok. 25 lat, zbudowany z indywidualnych tranzystorów montowanych na płytach drukowanych miał ok. 3 mln wyprowadzeń. Zatem liczba punktów montażowych i tym samym częstość uszkodzeń zmalała 104 razy. Oznacza to, że uśredniony czas bezawaryjnej pracy takiego układu wydłużył się z kilkudziesięciu godzin do kilkudziesięciu lat.

Koszt produkcji
W układzie scalonym wytwarza się miliony elementów składowych w jednym zautomatyzowanym procesie produkcyjnym, a koszt jednostkowy jest proporcjonalny do powierzchni krzemu zajmowanej przez dany element. Ponadto w temu samemu procesowi poddaje się wiele płytek podłożowych, na każdej wykonuje się w zależności od wielkości układu i średnicy płytki 1000 do 100000 struktur. Czasochłonne i kosztowne (kilkadziesiąt razy większe od kosztu struktury) etapy testowania, sortowania, montażu i hermetyzacji dotyczą całego układu a nie wielkiej liczby pojedynczych elementów. Są to podstawowe czynniki, dzięki którym koszt przykładowego procesora zmalał także 104 razy (do poziomu kilkudziesięciu $).

Koszt eksploatacji
Wzrost niezawodności w oczywisty sposób wiąże się z obniżeniem kosztów eksploatacji. Najważniejsza jest tu jednak kwestia poboru mocy. W układzie scalonym dzięki skracaniu połączeń wewnątrzukładowych maleje moc rozpraszana w tych połączeniach, a ponadto możliwe jest zmniejszanie napięć zasilających przy redukcji wpływu zakłóceń zewnętrznych. W obiektach ruchomych dodatkowym elementem może być wynikające z miniaturyzacji obniżenie masy urządzenia i tym samym kosztów transportu.

Szybkość działania
Czas propagacji sygnału między elementami układu stanowi istotne ograniczenie szybkości jego działania. Przy odległościach między elementami na płytce drukowanej rzędu pojedynczych cm, czas ten jest rzędu 0.1 ns. W układzie scalonym dzięki skróceniu tych odległości do pojedynczych m czas propagacji skraca się 104 razy. Dzięki temu częstotliwość zegara współczesnych komputerów personalnych liczy się w gigahercach.

Złożoność funkcjonalna
Zasygnalizowane czynniki składają się na możliwość realizacji coraz bardziej złożonych układów, wręcz całych systemów w jednej strukturze SOC (System On Chip). Realizacja działających poprawnie systemów o wielkiej złożoności (zawierających kilkadziesiąt milionów tranzystorów) nie byłaby możliwa bez:
-    zmniejszenia wymiarów i skrócenia czasu propagacji sygnału,
-    zmniejszenia mocy rozpraszanej warunkującego skuteczne chłodzenie,  
-    zwiększenia niezawodności pozwalającej bezawaryjnie eksploatować urządzenie,
-    ograniczenia kosztu do rozsądnego poziomu.

Technologie i rodzaje izolacji

Problem redukcji wzajemnego wpływu elementów pracujących w jednym podłożu monokrystalicznym dotyczy zarówno eliminowania upływności stałoprądowych, jak i sprzężeń dla sygnału zmiennego. (Odrębnym zagadnieniem są sprzężenia termiczne, które mogą być pożyteczne, np. w układach stabilizacji napięcia). Technologie wytwarzania układów scalonych projektowane są zatem nie tylko pod kątem uzyskania jak najlepszych właściwości najważniejszych elementów jakimi są tranzystory, ale także ich izolowania. Przedstawione poniżej techniki stosowane w układach scalonych bipolarnych i MOS stanowią tylko przykłady spośród wielu istniejących wersji.
 

1.2. Technologie bipolarne

1.3. Technologie MOS

Tranzystory MOS są z zasady działania elementami samoizolującymi - cały obszar aktywny otoczony jest warstwą zaporową, spolaryzowaną zaporowo i/lub zwartą przy źródle. W technologii CMOS wykonuje się wprawdzie wyspy, ale z innego powodu – dla zrealizowania w jednym podłożu tranzystorów o przeciwnym typie kanału. 

Izolowanie elementów w układach MOS polega przede wszystkim na zapobieżeniu zaindukowania kanałów przewodzących pomiędzy sąsiadującymi tranzystorami w tzw. obszarach polowych, w wyniku oddziaływania połączeń wewnątrzukładowych przebiegających nad tymi obszarami. W tym celu poza obszarami aktywnymi tranzystorów podwyższa się koncentrację domieszek w podłożu (dodatkowe domieszkowanie tzw. stoperów) i wykonuje gruby tlenek polowy. Zabiegi te podwyższają wartość napięcia progowego (lekcja 6) w obszarach polowych, co skutecznie zabezpiecza przed powstaniem kanałów pasożytniczych.

Współczesny proces produkcyjny obejmuje kilkaset operacji technologicznych. Ze względu na typ wyspy rozróżnia się proces CMOS:
-    z wyspą n (n-well),
-    z wyspą p (p-well),
-    z dwiema wyspami n i p (twin-tub) na słabo domieszkowanym podłożu (prawie samoistnym).
W odróżnieniu od NMOS w procesie CMOS nie wykonuje się tranzystora z kanałem zubożanym, natomiast dodatkowo, oprócz maski do wytworzenia wyspy, niezbędne jest maskowanie do wytworzenia osobno obszarów S/D typu n oraz p.

Tutaj przedstawiono uproszczony opis technologii CMOS z wyspą n, w której tlenek polowy wytwarza się wykorzystując azotek krzemowy Si3N4 jako maskę do selektywnego utleniania podłoża, podobnie jak obszary izolacyjne w technologii bipolarnej LOCOS (stąd nazywana bywa LOCMOS).

Proces technologiczny rozpoczyna:
•    wykonanie wyspy n w podłożu p (implantacja i dyfuzja donorów),
•    zdefiniowanie obszarów aktywnych przez ich zamaskowanie azotkiem krzemowym,
•    domieszkowanie obszarów polowych akceptorami dla podwyższenia koncentracji domieszek w przypowierzchniowej warstwie podłoża (w obszarze wyspy następuje nieznaczne zmniejszenie koncentracji elektronów):

 
Rys. 1.6 Technologia CMOS – maskowanie obszarów aktywnych

Kolejne kroki to:
•    głębokie utlenianie polowe połączone z redyfuzją wyspy,
•    usunięcie azotku krzemowego,
•    utlenianie bramkowe,
•    osadzanie (CVD) polikrzemu i zdefiniowanie kształtu bramek oraz połączeń polikrzemowych,
•    usuwanie cienkiego tlenku:

 
Rys. 1.7 Technologia CMOS – zdefiniowanie kształtu bramek

Następnie wykonuje się źródła i dreny tranzystorów:
•    maskowanie obszaru aktywnego tranzystorów z kanałem typu p (na wyspie),
•    implantacja donorami i wygrzewanie źródła i drenu tranzystorów z kanałem typu n oraz kontaktu do wysp,
•    maskowanie obszaru aktywnego tranzystorów z kanałem typu n,
•    implantacja akceptorami i wygrzewanie źródła i drenu tranzystorów z kanałem typu p,
•    pasywacja powierzchni dwutlenkiem krzemu (CVD), wytrawienie okien kontaktowych,
•    wykonanie kontaktów i pierwszej warstwy metalizacji:

 
Rys. 1.8 Struktura inwertera CMOS

Ostatnim etapem jest realizacja połączeń wewnątrzukładowych i wyprowadzeń zewnętrznych:
•    kolejne operacje nanoszenia (CVD) warstwy izolującej szkliwa i warstw metalizacji połączone z operacjami maskowania i litografii dla realizacji przepustów (połączeń między warstwami metalizacji) i określenia kształtu ścieżek przewodzących,
•    montaż i hermetyzacja.

 
Rys. 1.9 Topografia inwertera CMOS

Proces technologiczny CMOS ma szereg wariantów. Należą do nich: wspomniane już różne konfiguracje wysp, dodatkowe implantacje obszarów kanałów dla precyzyjnego ustalenia napięć progowych, dwustopniowe domieszkowanie źródeł i drenów (LDD) i wiele innych. Należy też wspomnieć o technologii BiCMOS w której realizuje się tranzystory MOS i bipolarne głównie przeznaczonej do zastosowań analogowych.
 

2. Scalone realizacje elementów elektronicznych

W rozdziale tym przedstawione są konstrukcje elementów innych niż podstawowe dla układów scalonych tranzystory npn (technologie bipolarne) i MOS (technologia CMOS) oraz elementy tzw. pasożytnicze.

2.1. Elementy pasożytnicze

Przeniesienie dyskretnych elementów schematu elektrycznego do realnej struktury układu scalonego nie jest idealne, tzn. punktom zaciskowym i liniom ekwipotencjalnym odpowiadają obszary o określonych właściwościach fizycznych (skończonej przewodności), a poszczególne elementy lub ich obszary składowe mogą wchodzić w interakcje pomimo stosowanych izolacji. Oznacza to wprowadzenie do układu elementów pasożytniczych zmieniających funkcjonowanie układu w stosunku do pierwotnego schematu.

W procesie projektowania, na etapie weryfikacji projektu, identyfikuje się te elementy pasożytnicze za pomocą ekstraktora, który odtwarza bardziej realny schemat elektryczny z topografii układu.
Ściśle rzecz biorąc do tych elementów należą rezystancje obszarów quasi-neutralnych wraz z rezystancjami kontaktów elektrycznych, pojemności zakładek i złącza źródło/dren-podłoże w tranzystorze MOS. Tutaj nie będą one omawiane, ponieważ traktowane są jako składniki modeli tranzystorów. 

W technologii bipolarnej z każdą wyspą izolowaną złączowo wiążą się elementy pasożytnicze. Najpoważniejsze skutki elektryczne może powodować pasożytniczy tranzystor podłożowy pnp: złącze utworzone przez obszar dyfuzji bazowej p i wyspę n stanowi złącze emiterowe tranzystora pasożytniczego, a podłoże układu – kolektor (rys. 1.1 i 1.3). W przypadku, kiedy to złącze spolaryzowane jest zaporowo, tranzystor pasożytniczy jest zatkany i jego wpływ sprowadza się do działania zaporowo spolaryzowanych diod:

 
Rys. 2.1 Pasożytniczy tranzystor podłożowy pnp

Upływności do podłoża odpowiadają wówczas tylko prądowi wstecznemu złącza wyspa-podłoże, a dla sygnału zmiennego pojemności pasożytniczej C_CS.
Praca tranzystora npn w zakresie nasycenia lub inwersji oznacza polaryzację złącza wyspa-podłoże w kierunku przewodzenia (U_CB<0) i uaktywnienie tranzystora pasożytniczego. W takim przypadku do podłoża może płynąć znaczny prąd, chociaż współczynnik wzmocnienia tego tranzystora b_F jest niewielki. O małej wartości współczynnika b_F decyduje względnie małe zróżnicowanie poziomów koncentracji domieszek złącza emiterowego tranzystora pasożytniczego (mała sprawność wstrzykiwania), jego długa baza (wyspa) i hamujące pole elektryczne związane ze wzrostem koncentracji domieszek w warstwie zagrzebanej (mała sprawność transportu). Minimalizacja wpływu tego tranzystora jest szczególnie ważna w przypadku wykonania w wyspie tranzystora bocznego pnp, gdyż z wyjątkiem stanu zatkania tranzystora bocznego, tranzystor pasożytniczy jest zawsze aktywny.

W strukturze bipolarnego układu scalonego można również wyróżnić pasożytnicze tranzystory boczne:
-    pnp między obszarami p wykonanymi w jednej wyspie (np. rezystorami bazowymi),
-    npn między sąsiednimi wyspami w klasycznej izolacji złączowej,
lecz przy prawidłowej polaryzacji, są one zwykle zatkane.

Ten ostatni przypadek, jak również możliwość zaistnienia pasożytniczego tranzystora MOS gdy ścieżka metalizacji o wysokim potencjale dodatnim indukuje kanał inwersyjny w obszarze dyfuzji izolacji łączący sąsiednie wyspy, są skutecznie wyeliminowane w technologii LOCOS.

W technologii MOS pasożytniczy tranzystor unipolarny istnieje teoretycznie pomiędzy sąsiadującymi tranzystorami, gdy nad takim obszarem przebiega ścieżka przewodząca (metalizacji lub polikrzemowa). Możliwości indukowania kanału w takim tranzystorze skutecznie zapobiega wykonanie stoperów i grubego tlenku polowego podwyższające napięcie progowe w tym obszarze.

W technologii CMOS mnogość wzajemnych konfiguracji obszarów p i n tworzy elementy bipolarne, które w specyficznych warunkach polaryzacji mogą być źródłem efektów pasożytniczych:

 
Rys. 2.2 Pasożytnicze tranzystory w technologii CMOS z wyspą typu n

W przypadku braku napięcia na bramce indukującego kanał i równocześnie polaryzacji przewodzenia źródła/drenu względem podłoża/wyspy, może nastąpić wprowadzenie w stan aktywny tranzystora pnp lub npn utworzonych przez strukturę źródło-podłoże-dren tranzystorów MOS. Przepływ prądu przez taki bipolarny tranzystor pasożytniczy może rozładować komórkę układu dynamicznego także w układach NMOS (rys. Rdynram).

Poważniejsze konsekwencje może mieć wpływ pasożytniczego tyrystora (zasada działania tyrystora – materiał uzupełniający: Ltyr) utworzonego przez obszary źródła/drenu sąsiadujących tranzystorów i złącze wyspa-podłoże położone między nimi jak na rys. 2.2  (schemat elektryczny – rys. Rschtyr). Włączenie tyrystora (latch up) powoduje przepływ destrukcyjnego prądu w układzie (rys. Rchartyr), co jest niedopuszczalne. 
W celu uniknięcia tego efektu można wykonać pierścienie zabezpieczające wokół wysp: zarówno wewnątrz wyspy jak i ewentualnie na zewnątrz wyspy w podłożu. Są to dodatkowe obszary silniej domieszkowane niż wyspa lub podłoże (wykonywane zwykle równocześnie z domieszkowaniem źródeł i drenów) zaznaczone w przekroju struktury na rys. 2.2. Utrzymanie na potencjale masy pierścienia p, a na potencjale źródła zasilania – pierścienia n, zapobiega spolaryzowaniu złącza wyspa-podłoże w kierunku przewodzenia i włączeniu tyrystora. Dla uniknięcia lokalnych fluktuacji potencjału na skutek spadku napięcia na rezystancjach pierścieni, wykonuje się na ich długości liczne okna kontaktowe i połączenia ze ścieżką metalizacji.

Podobne pierścienie zabezpieczające stosuje się też wokół całych fragmentów układu dla osłabienia sprzężeń przez podłoże. Dotyczy to zwłaszcza zaburzeń generowanych przez impulsy w blokach cyfrowych, przenoszonych w postaci spadków napięcia na rezystancji podłoża do bloków analogowych.

W tym miejscu warto wspomnieć o zabezpieczeniach wejść układów MOS, przed dużymi ładunkami z zewnątrz, chociaż nie są to zburzenia o charakterze pasożytniczym. Pomiędzy pola montażowe (dla wyprowadzeń zewnętrznych) – tzw. pady, a wejścia logiczne układu wprowadza się elementy zwierające sygnał o zbyt dużej wartości (amplitudzie) do masy lub zasilania w zależności od kierunku polaryzacji (znaku ładunku elektrycznego):

 
Rys. 2.3 Przykładowe zabezpieczenie wejść układu CMOS

Diody na wejściu układu mają tak dobrane napięcia przebicia, aby nie dopuścić do wejść na bramki tranzystorów zbyt dużych sygnałów, które mogłyby spowodować przebicie tlenku bramkowego.
 
Wspólnym problemem w układach bipolarnych i MOS są efekty pasożytnicze związane z połączeniami wewnątrzukładowymi. W wyniku wzrostu złożoności układów i ich wielkości oraz postępującej miniaturyzacji (skalowania) poszczególnych warstw i obszarów, długie ścieżki połączeń o względnie dużej grubości sąsiadują w niewielkiej odległości, co jest przyczyną znacznych sprzężeń pojemnościowych. Sprzężenia pojemnościowe występują też między tymi ścieżkami a podłożem krzemowym oraz pomiędzy ścieżkami krzyżującymi się na różnych poziomach metalizacji. Analiza wynikających stąd opóźnień sygnału i przesłuchów między ścieżkami wymaga analizy linii RC lub dla bardzo dużych częstotliwości RLC i nie będzie tu omawiana.

2.2. Tranzystory bipolarne pnp

2.3. Diody

2.4. Rezystory

2.5. Kondensatory

W układach monolitycznych naturalnymi strukturami do wykorzystania jako kondensatory, bez wykonywania specjalnie dodatkowych operacji technologicznych, są złącze p-n i kondensator MOS. Są to w zasadzie kondensatory płaskie i koszt związany z zajmowaną powierzchnią ogranicza uzyskiwane w ten sposób pojemności do kilkunastu pF.

W technologii bipolarnej można wykorzystać diodowe połączenie tranzystora (rys. 2.5) jako kondensator złączowy. Sposób realizacji zależy od wymaganego zakresu zmian napięcia polaryzacji zaporowej.
Duże napięcia przebicia zapewnia wykorzystanie złącza kolektor-baza (przypadek d na rys. 2.5 bez wykonywania obszaru emitera). Jest to złącze stosunkowo słabo domieszkowane (kompromis między małym r_bb’ a dużym U_BRCBO) i dlatego jego pojemność na jednostkę powierzchni jest niewielka.
Jeżeli wymagane napięcia są niższe od napięcia przebicia silnie domieszkowanego złącza emiter-baza (< 8 V), to największą pojemność jednostkową można uzyskać w połączeniu b tranzystora (rys. 2.5):

 
Rys. 2.10 Struktura kondensatora wykorzystującego połączone równolegle złącza emiterowe i kolektorowe tranzystora bipolarnego

Wykonanie obszaru emitera szerszego od obszaru bazy zapewnia zwarcie emitera z kolektorem.
Zastosowania takich kondensatorów (we wzmacniaczach w. cz.) ogranicza stosunkowo duża pojemność pasożytnicza CCS, a ponadto nieliniowość charakterystyki C(U) może powodować zniekształcenia impulsów w układach przełączających. Należy również liczyć się ze znacznym wzrostem upływności (prądu wstecznego złączy)  przy wzroście temperatury.

Wad tych pozbawione są w zasadzie kondensatory MOS (lekcja 6): nie wymagają polaryzacji stałej, dopuszczalna jest polaryzacja w dwóch kierunkach i pojemność jest liniowa w zakresie kilku woltów. 
W technologii MOS kondensator ten stanowi podstawowy fragment tranzystora. W technologii bipolarnej można je zrealizować wykonując dyfuzję emiterową w obszarze izolacji:

 
Rys. 2.11 Struktura kondensatora MOS w technologii bipolarnej

Jeżeli napięcie przebicia utworzonego złącza jest niewystarczające, kondensator taki należy wykonać na wyspie słabiej domieszkowanej, co zwiększa powierzchnię.
Wadą tego rozwiązania są wysokie koszty: przenikalność dielektryczna SiO₂ jest niewielka (ok. 3 razy mniejsza niż Si) i dlatego kondensator z grubym dielektrykiem (wykonywanym do pasywacji powierzchni podłoża) ma niewielką pojemność jednostkową i zajmuje dużą powierzchnię, a ewentualne zmniejszenie grubości dielektryka wymaga wprowadzenia dodatkowej w stosunku do technologii bipolarnej, operacji utleniania.

W zasadzie w układach scalonych nie wykonuje się elementów indukcyjnych. Niewielkie cewki indukcyjne można realizować tylko dwuwymiarowo w postaci spirali metalizacji. Możliwe jest też wykorzystanie efektu modulacji przewodności bazy jako „analogu indukcyjności”.

Elementy bierne zajmują dużą powierzchnię często wielokrotnie większą od tranzystorów. Realizacja tych elementów o dużych wartościach R, C, (L) jest kosztowna o ile w ogóle możliwa. Wynika stąd konieczność minimalizacji sumarycznej wartości rezystancji i wartości pojemności, projektują nawet bardziej złożony układ z większą liczbą tranzystorów.
 

3. Komórki pamięci półprzewodnikowych MOS

Pamięci półprzewodnikowe służą przechowywaniu informacji binarnej, do której dostęp może być szeregowy lub swobodny:
-    Pamięci sekwencyjne to rejestry przesuwające, w których informacja przenoszona jest kolejno w łańcuchu komórek elementarnych w takt impulsów zegarowych. Oznacza to, że czas dostępu do określonej informacji zależy od jej aktualnego położenia w rejestrze.
-    Pamięci o dostępie swobodnym RAM (Random Access Memory) są zbudowane z komórek do których możliwy jest bezpośredni dostęp w jednakowym czasie.

Pamięci te mogą być realizowane jako statyczne i dynamiczne:
-    Pamięci statyczne nie wymagają odświeżania informacji, a ich komórki elementarne stanowią zwykle przerzutniki bistabilne.
-    Pamięci dynamiczne wymagają regeneracji przechowywanej informacji okresowym sygnałem zegarowym, ponieważ informacja ta przechowywana jest jako ładunek w kondensatorze (np. pojemności wejściowej tranzystora), rozładowywanym na skutek upływności i ewentualnie odczytu.

Pamięci o dostępie swobodnym obejmują:
-    pamięci stałe ROM – tylko do odczytu (Read Only Memory) umożliwiające wielokrotny odczyt trwale przechowywanej informacji,
-    pamięci do szybkiego zapisu i odczytu informacji oznaczane RWM (Read Write Menory) lub R/W RAM, a najczęściej w skrócie RAM.
 

3.1. Pamięci ROM

Pamięci stałe wykorzystywane są do trwałego przechowywania informacji kontrolnych, wartości stałych oraz instrukcji programowych w sposób niezależny od zasilania systemu cyfrowego. Są to więc z definicji pamięci statyczne, realizowane w postaci matrycy komórek, w których elementem pamięci jest zwykle pojedynczy tranzystor gwarantujący przepływ danych we właściwym kierunku. Informacja (bit) jest magazynowana jako istnienie bądź nie istnienie przejścia za pośrednictwem tego tranzystora między rzędem (linią słów) a kolumną (linią bitów): 

 
Rys. 3.1 Schemat pamięci ROM w postaci matrycy NOR 

Wybór adresu komórki pamięci następuje przez podanie wysokiego napięcia na odpowiednią linię słów, czyli dołączone do niej bramki tranzystorów oraz przez połączenie wyjścia z odpowiednią linią bitów. Jeżeli na skrzyżowaniu wybranego rzędu i kolumny istnieje tranzystor, w którym może zostać zaindukowany kanał, to napięcie wyjściowe jest niskie, co w logice dodatniej oznacza przechowywanie tam zera logicznego. W przeciwnym przypadku napięcie wyjściowe jest bliskie napięciu zasilania, co odpowiada jedynce logicznej.

 Rozróżnia się: 
-    pamięci trwale zaprogramowane:
-    podczas wytwarzania przez fizyczne uformowanie struktury lub
-    po wyprodukowaniu przez jednorazowe przełączenie impulsem elektrycznym określonych komórek do stanu przewodzenia (zera logicznego) – pamięci programowalne PROM (Programmable ROM)
-    pamięci reprogramowalne EPROM (Erasable Programmable ROM) pozwalające na zmianę zapisu informacji, w których wszystkie bity są kasowanie przez naświetlenie promieniami ultrafioletowymi UV lub określone bity są kasowane selektywnie impulsem elektrycznym.

Matrycę pamięci trwale zaprogramowanej można zrealizować stosując zmienną grubość tlenku pod bramkami tranzystorów:

 
Rys. 3.2 Struktura matrycy pamięci ROM ze zmienną grubością tlenku bramkowego

Zeru logicznemu odpowiada cienki tlenek i mała wartość napięcia progowego tranzystora, ponieważ podanie wyższego napięcia na bramkę indukuje kanał o małej rezystancji łączący linię bitów z masą. Jedynka logiczna przechowywana jest w tranzystorze o grubym tlenku, któremu odpowiada duże napięcie progowe, wyższe od amplitudy impulsu podanego do linii słów. W tym przypadku zaindukowanie kanału nie jest możliwe i na wyjściu pojawia się napięcie wysokie.

W komórkach pamięci reprogramowalnych wykorzystuje się zjawisko magazynowania ładunku:
-    na granicy dwóch dielektryków bramkowych ( np. SiO₂ i Si₃N₄ w strukturze MNOS) lub
-    na pływającej (izolowanej) bramce tranzystora (struktura FAMOS – Floating Gate Avalanche-Injection MOS).

W przypadku struktur MNOS w pułapkach zlokalizowanych na granicy dielektryków można zgromadzić ładunek dostarczony prądem tunelowym wymuszonym odpowiednio dużym napięciem zapisu na bramce tranzystora. Ładunek ten DQ_sr zanika bardzo wolno (50% na 10 lat) i powoduje trwałą zmianę wartości napięcia progowego U_T. Podczas odczytu informacji wartość U_T decyduje, czy zostanie zaindukowany kanał o dużej przewodności i tym samym czy na linii bitów otrzyma się niski lub wysoki poziom napięcia (zero lub jedynkę logiczną). Informację można skasować polaryzując bramkę tranzystora odwrotnie do napięcia zapisu.
 
Wykorzystując strukturę FAMOS można zrealizować komórkę pamięci w postaci tranzystora z dwiema bramkami:

 
Rys. 3.3 Komórka pamięci EPROM z izolowaną bramką

Gdy na izolowanej bramce brak ładunku, dzielnik pojemnościowy powoduje, że kanał indukowany jest przy napięciu na bramce 2 (połączonej z linią słów) większym niż w strukturze klasycznej (ok. 2 U_T), lecz przy typowych wartościach zasilania odczytana informacja nadal odpowiada zeru logicznemu (w matrycy z rys. 3.1).
Polaryzując silnie bramkę 2 i dren tranzystora (ok. 25 V) względem źródła i podłoża wywołuje się przebicie lawinowe złącza dren-podłoże, przyspieszenie nośników w silnym polu elektrycznym przy drenie, przejście części tych „gorących elektronów” (o bardzo dużej energii) przez cienki tlenek i przechwycenie ich przez bramkę 1. Ten zmagazynowany ujemny ładunek wymusza, przy braku polaryzacji tranzystora, ujemny potencjał bramki 1 i uniemożliwia zaindukowanie kanału po spolaryzowaniu bramki 2 typowym napięciem zasilającym. Oznacza to przechowywanie jedynki logicznej w tej komórce pamięci. Wymazanie informacji jest możliwe przez naświetlenie promieniowaniem UV wywołującym upływność tlenku.

W oparciu o powyższą konstrukcję można zrealizować pamięć elektrycznie reprogramowalną E²PROM (Electrically Erasable PROM) stosując bardzo cienki tlenek umożliwiający przejścia tunelowe jak w strukturze MNOS. W takim przypadku rola bramki 1 w magazynowaniu ładunku jest podobna do roli pułapek na granicy dielektryków.
 

3.2. Pamięci R/W RAM

Podstawową komórkę pamięci statycznej RAM stanowi przerzutnik bistabilny utworzony z połączonych krzyżowo inwerterów:

 
Rys. 3.4 Komórka pamięci statycznej RAM w technologii CMOS

Przyłożenie wysokiego napięcia na bramki tranzystorów T3 i T4 (linia słów) otwiera dostęp do przerzutnika. Wówczas z linii bitów można odczytać aktualny stan przerzutnika lub zapisać informację doprowadzając odpowiednie napięcia do obu symetrycznych wyjść.
Zapis jedynki logicznej wymaga polaryzacji C wysokim napięciem (ok. 3 V) a not C niskim (0 V). Jeżeli przewodność T4 jest bardzo mała w porównaniu z T6, to wymuszony potencjał drenu T2 i bramki T1 spada poniżej U_T. T1 wyłącza się i potencjał jego drenu rośnie, w krótkim czasie wyłączając T2. W rezultacie C=1, a not C=0. Odwrotna polaryzacja symetrycznych linii bitów prowadzi do zapisu zera logicznego.

W pamięci dynamicznej RAM informacja jest przechowywana w pojemności:

 
Rys. 3.5 Trój-tranzystorowa komórka pamięci dynamicznej RAM

W przykładowej komórce trój-tranzystorowej tę pojemność stanowi suma pojemności wejściowej tranzystora T2 i pojemności złączowej drenu tranzystora T1. Wybór komórki realizuje się z linii słów odrębnych dla zapisu i odczytu, podając wysokie napięcie odpowiednio na bramkę tranzystora T1 lub T3. W ten sposób unika się rozładowania C podczas odczytu. Sygnał podawany na bramki tranzystorów T4 i T5 służy wstępnemu ładowaniu pojemności (związanych z wieloma komórkami) połączonych z liniami bitów:

 
Rys. 3.6 Przebieg sygnałów w trój-tranzystorowej komórka pamięci dynamicznej RAM

Jeżeli stan linii bitów zapisu odpowiada jedynce logicznej, jej zapis polega na naładowaniu (lub doładowaniu) C przez włączony T1. W przeciwnym przypadku pojemność C rozładowuje się (lub pozostaje nienaładowana). W zależności od stanu zapisanego w pojemności, po włączeniu T3 z linii słów odczytu, wysoki poziom napięcia linii bitów odczytu (po wstępnym ładowaniu) zostaje zachowany (jeśli T2 jest wyłączony) lub maleje do poziomu zera logicznego (na skutek rozładowania połączonych z tą linią pojemności przez T3 i włączony T2). Informacja wyjściowa stanowi więc negację informacji zapisanej w komórce. Dla uzyskania tego samego stanu trzeba zastosować dodatkową inwersję.
Komórki dynamiczne wymagają odświeżania informacji, ponieważ przez upływności (głównie złącza dren-podłoże T1) następuje rozładowanie pojemności C. Tę regenerację realizuje się przez odpowiednio często powtarzany odczyt i ponowny zapis przechowywanej informacji.

Komórki dynamiczne zużywają mniej energii niż statyczne ponieważ pobór prądu zachodzi tylko w trakcie doładowania pojemności. Ponadto zajmują mniejszą powierzchnię – mniejsza liczba tranzystorów o minimalnych wymiarach kanałów (nie są istotne proporcje rezystancji kanałów). Komórkę dynamiczną można nawet zrealizować w oparciu o tylko jeden tranzystor:

 
Rys. 3.7 Jedno-tranzystorowa komórka pamięci dynamicznej RAM

W tym przypadku pojemność C może być rozładowywana przy każdym odczycie, co narzuca odpowiednią częstość regeneracji.

Pamięci szeregowe

Rejestry przesuwające mogą być realizowane jako statyczne z przerzutnikiem jako pojedynczą komórką lub jako dynamiczne rejestry tranzystorowe:

 
Rys. 3.8 Jednobitowa komórka dwutaktowego rejestru przesuwającego NMOS

W czasie trwania dodatniego impulsu j₁ stan na wejściu zostaje odwrócony i przesunięty do następnego inwertera. Gdy pojawia się impuls dodatni j₂ informacja ta zostaje ponownie odwrócona i przesunięta dalej do wyjścia. Podczas impulsów taktujących możliwa jest regeneracja poziomów logicznych.

Szeregowy dostęp do informacji jest gorszy od swobodnego w większości zastosowań, a ponadto komórki tych rejestrów stanowią większe obciążenie dynamiczne dla zegara i zajmują większą powierzchnię porównaniu z pamięciami RAM.

Część ograniczeń rejestrów przesuwających (rys. 3.8) złagodzono w przyrządach o sprzężeniu ładunkowym CCD (Charge-Coupled Devices):

 
Rys. 3.9 Struktura przyrządu CCD

Jeżeli na wejściu jest stan 0 logicznego, czyli niskie napięcie to elektrony z obszaru n+ wpłyną pod pierwszą elektrodę gdy pojawi się na niej dodatnie napięcie. Gdy napięcie to zanika a na drugiej elektrodzie rośnie, to „paczka” elektronów przesuwa się pod drugą elektrodę. W takt impulsów  elektrony przemieszczają się w prawo pod kolejne elektrody:

 
Rys. 3.10 Charakterystyki czasowe napięć na elektrodach przyrządu CCD

Niewielkie zachodzenie na siebie impulsów napięciowych na kolejnych elektrodach ma na celu zmniejszenie strat elektronów w „paczce”, lecz mimo to regeneracja tego ładunku jest konieczna. Trzeci impuls taktujący zapewnia właściwy kierunek przemieszczania elektronów. 
Gdy ładunek ten dotrze do wyjścia, krótki przepływ prądu przez obciążenie R_L powoduje chwilowe obniżenie napięcia wyjściowego, co oznacza 0 logiczne zgodnie ze stanem wejściowym.
W przypadku 1 logicznej na wejściu, nie zachodzi formowanie i przesyłanie ładunku do wyjścia i tam niezmiennie panuje stan wysoki.

Głównym obszarem zastosowań struktur CCD nie są jednak pamięci, lecz przetworniki obrazu, w których „paczki” ładunku są generowane świetlnie i informacja o obrazie wyprowadzana jest szeregowo w takt impulsów zegarowych.
 

4. Tyrystory

5. Tendencje rozwoju mikroelektroniki

Rozwój technologii mikroelektronicznych postępuje bardzo szybko, w tempie nie spotykanym w innych dziedzinach. Można przyjąć, że co trzy lata:
-    minimalny wymiar charakterystyczny tranzystora maleje prawie 1.5 raza (obecnie długość kanału w zaawansowanych ale standardowych technologiach CMOS wynosi ok. 0.18 mm),
-    w podobnym tempie rośnie wielkość układów (maksymalna powierzchnia wynosi kilka cm²),
-    maksymalna liczba tranzystorów rośnie ok. 4 razy (kilkadziesiąt milionów),
-    szybkość działania rośnie ok. 3 razy (obecnie maksymalna częstotliwość zegara kilka GHz).

Tendencja miniaturyzacji ulega spowolnieniu ze względu na ograniczenia fizyczne procesów litografii i szybki wzrost kosztów sprzętu technologicznego o wysokiej rozdzielczości. Problemem w technologiach submikrometrowych jest także odprowadzanie ciepła (konieczność zmniejszania poboru mocy) i redyfuzja domieszek w kolejnych procesach termicznych.
Niezależnie od doskonalenia klasycznych technologii, postępują prace nad przyrządami nanoelektroniki w których inny jest mechanizm transportu nośników – wykorzystuje się efekty kwantowe.

Wzrost szybkości działania jest pochodną zmniejszania wymiarów elementów i skracania połączeń wewnątrzukładowych. Istotnym parametrem decydującym o czasie przelotu nośników ładunku jest ich ruchliwość – stosunkowo niewielka w krzemie. Alternatywnym materiałem półprzewodnikowym jest arsenek galu GaAs wykorzystywany do realizacji układów mikrofalowych. Jest to jednak proces kosztowny i wydaje się, że wprowadzanie warstw krzemo-germanowych pozwoli rozszerzyć zakres częstotliwości dostępnych w technologii krzemowej.

Poszukiwanie nowych materiałów dotyczy także dielektryka bramkowego w strukturach MIS. Dwutlenek krzemu ma stosunkowo niewielką przenikalność dielektryczną, a grubości wykonywanych już warstw (kilka nm) są blisko granicy możliwości technologicznych i wytrzymałości elektrycznej (przebicia).

Do technologii szybko rozwijających się należy MOS-SOI (Silicon On Insulator), w której cienka warstwa krzemu ograniczona jest z dwóch stron dielektrykiem, co eliminuje szereg niekorzystnych efektów objętościowych klasycznej technologii krzemowej, a ponadto stwarza możliwość sterowania dwiema bramkami.

Do głównych obszarów produkcyjnych należą:
-    układy katalogowe (pamięci, mikroprocesory itd.),
-    układy specjalizowane ASIC (głównie programowalne i złożone z komórek standardowych),
-    mikrosystemy: mikroczujniki i mikromechanizmy (np. mikrosilniki, pompki)
Układy katalogowe są produkowane przez nieliczne koncerny międzynarodowe (np. Intel, Siemens, Global Foundry,  itd.), układy programowalne też produkują wielkie firmy, ale ich funkcje definiuje użytkownik, inne układy specjalizowane produkowane są w licznych fabrykach nawet w niewielkich krajach (np. AMS w Austrii, IMEC w Belgii, VTT w Finlandii, TCMS i UMC na Tajwanie), a wiele nowych firm podejmuje wytwarzanie mikrosystemów. 

Z punktu widzenia projektantów nowych wyrobów elektronicznych jest istotny coraz łatwiejszy dostęp do producentów układów specjalizowanych, na co składa się:
-    dostęp do kursów projektowania (np. w Instytucie Mikroelektroniki i Optoelektroniki Politechniki Warszawskiej),
-    dostęp do zaawansowanych narzędzi programowych wspomagających projektowanie (CAD) (licencje komercyjne, tańsze licencje na pierwsze wyroby na specjalnych warunkach finansowych, firmy projektowe – design houses),
-    możliwość przesyłania projektu zapisanego w odpowiednim formacie do producenta (vendor) przez internet,
-    niewygórowane koszty produkcji prototypów w systemie MPW (Multi project Wafer), który zrównuje koszty z produkcją wielkoseryjną,
-    możliwość uzyskania dofinansowania innowacyjnych projektów w ramach programów krajowych i międzynarodowych.