Podręcznik

W układach CMOS elementami czynnymi, jak już wiemy, są dwa typy tranzystorów: nMOS i cMOS. Dla tranzystorów o dwóch różnych typach kanału potrzebne są obszary podłoża o dwóch typach przewodnictwa. Obecnie produkuje się niemal wyłącznie układy, w których podłożem jest płytka półprzewodnikowa typu p (jest to podłoże dla tranzystorów nMOS), a w niej wytwarza się wyspy o przewodnictwie typu n (są one podłożem dla tranzystorów pMOS). Między wyspami, a podłożem powstają złącza p-n.

W normalnych warunkach polaryzacji wszystkie obszary tranzystora MOS (źródło, dren i kanał) są spolaryzowane zaporowo względem podłoża, na którym są wykonane, toteż w jednym obszarze podłoża (lub wyspy w przypadku tranzystorów pMOS) można umieścić wiele tranzystorów, i będą one wzajemnie od siebie odizolowane.

Prześledzimy teraz etapy powstawania struktury układu scalonego CMOS. Ilustrowane one będą przekrojami przez tę strukturę. Będzie to układ wytwarzany w technologii zwanej LOCOS (ang. LOCal Oxidation of Silicon). Lokalnie wytwarzany tlenek polowy oddziela obszary aktywne, w których wykonywane są tranzystory. Technologia ta królowała w mikroelektronice przez dziesiątki lat. Obecnie istnieją też technologie bardziej zaawansowane, opowiemy o nich dalej. 

Rysunek 4‑7. Podłoże

Rysunek 4‑8. Podłoże typu p z wyspą typu n

Rysunek 4‑9. Tlenek polowy i obszary aktywne

Podłożem jest płytka krzemowa typu p o grubości około 1 mm (skala pionowa przekrojów nie jest zachowana).

Etap 1: Wytworzenie wysp typu n. Wyspa typu n powstaje w wyniku procesu fotolitografii i następującego po nim procesu  domieszkowania (implantacji jonów donorowych).

Etap 2: Wytworzenie obszarów grubego (0.5 - 1 mm) tlenku zwanego polowym, pomiędzy nimi obszary zwane aktywnymi. Płytka jest pokrywana azotkiem krzemu (Si₃N₄), który następnie jest usuwany w procesie fotolitografii znad obszarów, gdzie będzie tlenek polowy. Następnie płytka jest utleniania. Obszary SiO₂ powstają tam, gdzie usunięto azotek. Na koniec azotek jest usuwany chemicznie, pozostaje tlenek i odsłonięte obszary aktywne. W obszarach aktywnych powstaną tranzystory. 

Rysunek 4‑10. Tlenek bramkowy w obszarach aktywnych

Rysunek 4‑11. Bramki na dielektryku w obszarach aktywnych

Etap 3: Wytworzenie tlenku bramkowego. Powstaje w wyniku utleniania odsłoniętych powierzchni obszarów aktywnych. Grubość tlenku bramkowego jest bardzo mała. Będzie to dielektryk pod bramkami tranzystorów.

Etap 4: Wytworzenie bramek tranzystorów. Bramki powstają przez osadzenie warstwy polikrzemu domieszkowanego atomami donorowymi oraz proces fotolitografii.

Rysunek 4‑12. Źródła i dreny tranzystorów nMOS

Etap 5: Wytworzenie źródeł i drenów tranzystorów nMOS. Źródła i dreny tranzystorów nMOS powstają w wyniku implantacji jonów donorowych. Przed tym procesem wykonywana jest fotolitografiia, której celem jest zasłonięcie fotorezystem obszarów aktywnych na wyspach, gdzie będą tranzystory pMOS. W procesie implantacji obszary źródeł i drenów powstają tam, gdzie nie ma tlenku polowego ani polikrzemu - warstwy te są na tyle grube, że nie przepuszczają jonów domieszki. 

Rysunek 4‑13. Źródła i dreny tranzystorów pMOS

Etap 6: Wytworzenie źródeł i drenów tranzystorów pMOS. Źródła i dreny tranzystorów pMOS powstają w wyniku implantacji jonów akceptorowych. Przed tym procesem wykonywana jest fotolitografiia, której celem jest zasłonięcie już wykonanych tranzystorów nMOS. W procesie implantacji obszary źródeł i drenów powstają tam, gdzie nie ma tlenku polowego ani polikrzemu - warstwy te są na tyle grube, że nie przepuszczają jonów domieszki. Po tym etapie wytworzone są już tranzystory obu typów.

Rysunek 4‑14. Pierwszy poziom połączeń.

Etap 7: Wytworzenie pierwszego poziomu połączeń. Aby wykonać połączenia elektryczne, pokrywa się płytkę dielektrykiem, po czym wykonuje się fotolitografię i wytrawienie okien kontaktowych w tym dielektryku. Następnie płytkę pokrywa się warstwą metalu i wykonuje kolejną fotolitografię, w wyniku której powstają ścieżki połączeń. Na przekroju nie pokazano połączeń do bramek tranzystorów. W tym przekroju nie są one widoczne, ponieważ nie wykonuje się ich nad kanałami tranzystorów.

Rysunek 4‑15. Drugi poziom połączeń

Etap 8: Wytworzenie drugiego poziomu połączeń. Kolejny poziom połączeń elektrycznych wykonuje się pokrywając poprzednie połączenia drugą warstwą dielektryka, następnie wykonuje się w niej okna kontaktowe (zwane potocznie via) do ścieżek połączeń pierwszej warstwy, osadza kolejną warstwę metalu i wykonuje kolejną fotolitografię, w wyniku której powstają ścieżki połączeń drugiego poziomu. Ścieżki drugiego poziomu mogą kontaktować się tylko ze ścieżkami pierwszego poziomu, nie ma bezpośrednich kontaktów między ścieżkami drugiego poziomu, a źródłami, drenami i bramkami tranzystorów. W nowszych procesach technologicznych poziomów połączeń jest zwykle więcej niż dwa, nawet do kilkunastu.

Na gotowy układ nakładana jest warstwa szkliwa ochronnego, w którym fotolitograficznie wytwarza się duże okna nad obszarami metalu, do których będą dołączone zewnętrzne wyprowadzenia. Szkliwo ochronne i okna w nim nie są pokazane na rysunkach 4-7 do 4-15. Cały proces produkcyjny liczy od 200 do 500 i więcej operacji, takich jak utlenianie, nakładanie różnych warstw, operacje fotolitograficzne (nakładanie fotorezystu, naświetlanie, wywoływanie, trawienie, usuwanie fotorezystu), operacje domieszkowania (implantacja, wygrzewanie poimplantacyjne), czyszczenie i mycie płytek pomiędzy poszczególnymi operacjami itp.