Podręcznik

Najpierw przypomnienie. Wróćmy do części III, punkt 2.2.3, była tam mowa o dwóch składowych mocy pobieranej przez układy cyfrowe: mocy statycznej $P_{stat}$  (część III, wzór 2-9) i mocy dynamicznej mającej dwie składowe: moc $P_C$ związaną z ładowaniem i rozładowywaniem pojemności w układzie (zwana też mocą przełączania) oraz moc${\ P}_j$ wynikającą z równoczesnego przewodzenia tranzystorów pMOS i nMOS w stanie przejściowym podczas przełączania. Suma obu składowych dynamicznego poboru mocy jest wprost proporcjonalna do liczby zmian stanów logicznych w jednostce czasu f (część III, wzory 2-10 i 2-11). W układach taktowanych zegarem oznacza to, że dynamiczny pobór mocy jest proporcjonalny do częstotliwości zegara.

Moc przełączania $P_C$ rośnie proporcjonalnie do kwadratu napięcia zasilania oraz jest proporcjonalna do pojemności obciążającej. Moc jednoczesnego przewodzenia${\ P}_j$ jest proporcjonalna do napięcia zasilania w pierwszej potędze, do wartości maksymalnej prądu płynącego bezpośrednio przez tranzystory w czasie, gdy są one równocześnie w stanie przewodzenia oraz do czasu, w którym podczas przełączania oba tranzystory równocześnie przewodzą. W typowych układach CMOS prądy równoczesnego przewodzenia mają małą wartość w porównaniu z prądami ładowania i rozładowywania pojemności obciążających, a czasy narastania i opadania sygnałów na wejściach bramek są krótkie. Zatem w dynamicznym poborze mocy dominuje moc przełączania.

Składowa statyczna prądu pobieranego przez bramki była w dawniejszych technologiach CMOS uważana za pomijalnie małą, bowiem w każdej prawidłowo zbudowanej bramce statycznej dla każdej kombinacji stanów na wejściach co najmniej jeden z połączonych szeregowo tranzystorów – nMOS lub pMOS – jest wyłączony i teoretycznie nie ma bezpośredniej drogi dla przepływu prądu ze źródła zasilania. Nie jest jednak tak, że tranzystor wyłączony w ogóle nie przewodzi prądu. Jak wiemy (część I, wzór 3-8), dla napięć bramki mniejszych od napięcia progowego płynie prąd drenu zwany prądem podprogowym. Dla napięcia bramki $V_{GS}=0$, czyli dla tranzystora wyłączonego oraz dla $V_{DS}\gg\frac{kT}{q}$ wzór 3-8 z części I można uprościć do postaci

W starszych technologiach, w których napięcia progowe $V_T$ były na poziomie 1V, prąd podprogowy wyłączonego tranzystora był tak mały, że można go było zaniedbać. Jednak w technologiach, w których długość bramki jest rzędu 100 nm i mniej, napięcia progowe tranzystorów są znacznie mniejsze, niż w starszych technologiach. Skracanie kanału tranzystora zmusza do zmniejszania napięcia zasilania układu, a przy niższym napięciu zasilania niższe musi być również napięcie progowe (wrócimy do tego zagadnienia dalej). Posługując się wzorem 4-1 można pokazać, że prąd podprogowy rośnie o rząd wielkości, gdy napięcie progowe maleje o wartość równą $2,3n\frac{kT}{q}$. W temperaturze otoczenia wartość ta wynosi od 60 mV (dla n=1) do 90 mV (dla n=1,5). Stąd łatwo policzyć, że zmniejszenie napięcia progowego z wartości 0,7 ... 1 V (typowej dla układów o napięciu zasilania 5V) do 0,3 ... 0,4 V (typowej dla układów o napięciu zasilania rzędu 1 V i poniżej) daje wzrost prądu podprogowego o 4 ... 6 rzędów wielkości. Ilustruje to rys. 14.1. Prąd podprogowy jest wówczas na tyle duży, że związany z nim 

Rysunek 4‑1. Wzrost wartości prądu podprogowego w wyłączonym tranzystorze MOS

pobór mocy może stanowić znaczącą część całkowitego poboru mocy układu – w układach z bramką o długości poniżej 65 nm może to być nawet do 50% całkowitej mocy pobieranej przez układ w czasie pracy. 

Ponadto w tranzystorach o nanometrowych wymiarach kanału pojawiają się jeszcze inne prądy powiększające całkowity statyczny pobór prądu. Najważniejsze z nich to prąd tunelowy w złączach p-n źródeł i drenów oraz prąd tunelowy przez dielektryk bramki. Prądy tunelowe w złączach powodują odpływ prądu do podłoża (w tranzystorach nMOS) lub wyspy (w tranzystorach pMOS). Prąd tunelowy płynący przez dielektryk bramki osiąga znaczące wartości, gdy grubość warstwy tego dielektryka zmniejsza się do pojedynczych nanometrów. Jego zależność od grubości dielektryka opisana jest funkcją wykładniczą, wzrost wartości tego prądu przy zmniejszaniu grubości dielektryka staje się bardzo gwałtowny, gdy grubość ta maleje poniżej 2 nm. Tranzystor MOS, w którym występuje prąd tunelowy bramki, nie może już być uważany za tranzystor z izolowaną bramką.  Wejścia bramek cyfrowych z takimi tranzystorami pobierają prąd, którego kierunek i wartość zależy od napięcia na wejściu, czyli od stanu logicznego. Zjawisko to nie tylko powoduje wzrost całkowitego statycznego poboru prądu, ale może zmieniać działanie układu cyfrowego, bowiem prądy wejściowe bramek obciążają wyjścia bramek poprzednich (sterujących). W skrajnych przypadkach może to powodować zmiany poziomów napięć zera i jedynki i prowadzić nawet do błędów w działaniu układu.

Na szczęście zarówno prądy tunelowe w złączach, jak i prądy tunelowe bramek tranzystorów mogą być wyeliminowane lub zredukowane do nieistotnego poziomu środkami technologicznymi. Prądy tunelowe w złączach nie wystąpią, jeśli koncentracje domieszek po obu stronach warstw zaporowych złącz nie będą zbyt wysokie. Sposobem na wyeliminowanie prądów tunelowych bramek jest użycie dielektryków innych niż czysty dwutlenek krzemu (SiO₂). Zastosowanie warstwy dielektrycznej o przenikalności dielektrycznej większej niż przenikalność SiO₂, umożliwia zwiększenie grubości dielektryka bez pogarszania parametrów tranzystora –wartość C_ox, która decyduje o wartości prądu drenu tranzystora (wzory 3-4 i 3-5 w części I), jest proporcjonalna do ilorazu współczynnika przenikalności dielektrycznej i grubości dielektryka. Dielektryki o zwiększonej przenikalności dielektrycznej, np. dwutlenek krzemu z domieszką hafnu, są stosowane w układach CMOS z długościami bramki 65 nm i poniżej. Zarówno ukształtowanie rozkładów domieszek tak, by nie występowały prądy tunelowe w złączach, jak i zastąpienie czystego SiO2 przez inną warstwę dielektryczną, poważnie komplikuje procesy produkcyjne, jest jednak możliwe. Dlatego statyczny pobór mocy jest uzależniony przede wszystkim od wartości prądu podprogowego w tranzystorach znajdujących się w stanie wyłączenia, czyli gdy $V_{GS}=0$.

Omówione wyżej zależności odnoszą się do wszystkich bramek statycznych CMOS, nie tylko do inwerterów. Natomiast dla bramek dynamicznych, np. dla bramek typu DOMINO (część III, punkt 3.1.2), i wszystkich innych bramek i bloków wymagających taktowania, do mocy pobieranej przez same bramki trzeba doliczyć moc związaną z taktowaniem zegarem. Sygnał zegarowy będący periodycznym ciągiem zer i jedynek powoduje przeładowywanie pojemności w układzie nawet wtedy, gdy układ nie pracuje, tj. stany logiczne w nim nie zmieniają się. W dużych układach, np. w układach mikroprocesorów, moc pobierana przez układy generowania sygnałów zegarowych oraz bufory zegara może sięgać, a nawet przekraczać 40% całej mocy dynamicznej pobieranej przez układ.

Wraz ze zmniejszaniem się wymiarów tranzystorów, wzrostem ich liczby w dużych układach oraz wzrostem częstotliwości taktowania coraz większa moc wydziela się na coraz mniejszej powierzchni układu. Już w okolicach roku 2005 gęstość wydzielanej mocy osiągnęła poziom, którego nie da się przekroczyć, bowiem nie ma sposobu na odprowadzenie od układu dowolnie dużej ilości wydzielającego się ciepła. To spowodowało, że zahamowany został wzrost częstotliwości zegara, a wzrost wydajności obliczeniowej dużych układów cyfrowych odbywa się w dużej mierze przez doskonalenie ich architektur. W ciągu ostatnich kilku lat pojawiły się jednak też nowe konstrukcje tranzystorów MOS umożliwiające zmniejszenie statycznego poboru mocy. Były one wspomniane w części I, punkt 4.2.3, a zajmiemy się nimi, gdy będziemy omawiać przyszłość mikroelektroniki. Teraz natomiast wskazane będą sposoby zmniejszania poboru mocy, jakie może zastosować projektant układu cyfrowego niezależnie od tego, w jakim wariancie technologii CMOS jego układ będzie produkowany.