Podręcznik

Przez dziesiątki lat postępy mikroelektroniki wytyczała wspomniana na samym początku części I (punkt 2.2.3, rysunek 2-4) reguła zwana prawem Moore’a. Wymiary tranzystorów były zmniejszane w każdej kolejnej generacji technologii. Minimalny wymiar tranzystora – długość kanału – zmniejszano dwukrotnie co mniej więcej 5 – 6 lat. „Prawo Moore’a” było rodzajem samospełniającej się przepowiedni. Czy będzie nadal się spełniać? 

Redukowanie wymiarów tranzystorów, a zwłaszcza zmniejszanie długości kanału, ma kluczowe znaczenie dla wzrostu złożoności i szybkości działania układów CMOS, ale także dla ich poboru mocy. Rozważymy to zagadnienie nieco bardziej szczegółowo. Założymy dla uproszczenia, że jedynymi pojemnościami w układzie są pojemności bramek tranzystorów MOS proporcjonalne do ich powierzchni, czyli do iloczynu WL.

Załóżmy, że zmniejszamy proporcjonalnie wszystkie wymiary tranzystora MOS, ale nie zmieniamy napięć panujących w układzie, także napięcie progowe tranzystora i ruchliwość nośników pozostają bez zmian. Załóżmy, że szerokość i długość kanału oraz grubość dielektryku bramkowego zostają podzielone przez ten sam stały współczynnik S zwany współczynnikiem skalowania. Konsekwencje tego są następujące:

• powierzchnia bramek tranzystorów maleje jak ${1}/{S^2}$,
• pojemność bramek tranzystorów maleje jak ${1}/{S}$ (bo powierzchnia maleje jak ${1}/{S^2}$, ale grubość dielektryku maleje S-krotnie),
• współczynniki $K_p,K_n$ (patrz wzory 2-1 i 2-2 w części III) rosną S-krotnie,
• prądy w układzie rosną S-krotnie,
• czasy przełączania bramek maleją jak ${1}/{S^2}$ (co wynika ze wzrostu prądów w stosunku S i malenia pojemności w stosunku ${1}/{S}$),
• moc pobierana przez układ rośnie S-krotnie,
• natężenie pól elektrycznych w kanale i w dielektryku bramkowym rośnie S-krotnie,
• gęstość mocy wydzielanej w układzie (moc na jednostkę powierzchni) rośnie $S^3$-krotnie (zakładamy tu, że całkowita powierzchnia układu maleje w takim samym stopniu, jak powierzchnia bramek tranzystorów, czyli jak ${1}/{S^2}$).

Dwa ostatnie stwierdzenia pokazują, że zmniejszanie wymiarów bez zmiany napięć, zwane skalowaniem przy stałym napięciu, ma swoje granice. Stosowano je mniej więcej do roku 1992, gdy długość bramki osiągnęła 0,5 µm (owo stałe napięcie zasilania miało wartość 5 V). Przy długości bramki 0,35 µm uznano, że zarówno natężenia pól elektrycznych, jak i gęstość wydzielającej się w układzie mocy osiągnęły już maksimum, którego nie można przekroczyć. Dlatego kolejne generacje technologii cechowało coraz niższe dopuszczalne napięcia zasilania: 3,3 V, następnie 2,5 V, 1,8 V, 1,2 V. Napięcie zasilania malało mniej więcej proporcjonalnie do zmniejszania długości kanału tranzystora. Oznacza to skalowanie przy stałym natężeniu pól elektrycznych: dzielimy przez S nie tylko wymiary, ale także napięcie zasilania oraz napięcie progowe. Prowadzi to do następujących skutków:

• powierzchnia bramek tranzystorów maleje jak ${1}/{S^2}$,
• pojemność bramek tranzystorów maleje jak ${1}/{S}$ (bo powierzchnia maleje jak ${1}/{S^2}$, ale grubość dielektryku maleje S-krotnie),
• współczynniki $K_p,K_n$ (patrz wzory 2-1 i 2-2 w części III) rosną S-krotnie,
• prądy w układzie maleją jak ${1}/{S}$,
• czasy przełączania bramek maleją jak ${1}/{S}$ (wprawdzie prądy maleją jak ${1}/{S}$, ale pojemności także maleją jak ${1}/{S}$, a ponieważ maleją również napięcia, to ładunki maleją jak ${1}/{S^2})$,
• moc pobierana przez układ maleje jak ${1}/{S^2}$ (ponieważ maleją zarówno prądy, jak i napięcia),
• natężenie pól elektrycznych w kanale i w dielektryku bramkowym nie zmienia się,
• gęstość mocy wydzielanej w układzie (moc na jednostkę powierzchni) nie zmienia się (zakładamy tu, że całkowita powierzchnia układu maleje w takim samym stopniu, jak powierzchnia bramek tranzystorów, czyli jak ${1}/{S^2})$.

Jak widać, skalowanie przy stałym natężeniu pól elektrycznych prowadzi do zwiększania szybkości działania układów mimo obniżania napięcia zasilającego, przy czym można uniknąć katastrofalnego wzrostu gęstości wydzielanej mocy. Reguły skalowania nie uwzględniają jednak problemu statycznego poboru mocy, który ujawnił się przy długościach kanału poniżej 100 nanometrów, gdy napięcie zasilania układów trzeba było zmniejszyć do 1V lub nieco mniej. Zmniejszaniu napięcia zasilania musi towarzyszyć proporcjonalne zmniejszanie napięć progowych tranzystorów, a to powoduje wykładniczy wzrost prądu podprogowego – wzór 4-1 i rysunek 4-1. Toteż dla technologii z bramką o długości 90 nm i mniejszej napięcie zasilania układu nie jest już obniżane. Wróciliśmy więc do skalowania przy stałym napięciu – ale niezupełnie. Gdy długość kanału maleje, a napięcie dren-źródło nie zmienia się, natężenie pola elektrycznego w kanale wzrasta. W silnych polach elektrycznych ruchliwość nośników maleje. Grubości tlenku bramkowego nie można zmniejszać w takiej samej skali, jak długości kanału, ze względu na ryzyko przebicia oraz tunelowy prąd upływu bramki. Nie rośnie zatem pojemność jednostkowa bramki $C_{ox}$. Ponieważ nie rośnie ruchliwość ani $C_{ox}$, nie rosną współczynniki  $K_p,K_n$. W rezultacie proste skalowanie poniżej 90 nm nie poprawia już parametrów tranzystorów, a nawet może je pogarszać. Niewielką poprawę parametrów tranzystorów osiąga się przez wykorzystanie takich zabiegów, jak wprowadzenie naprężeń mechanicznych o kontrolowanej wielkości do obszarów kanałów (to zwiększa ruchliwość nośników), zastąpienie SiO₂ przez dielektryki o wyższej przenikalności (to zwiększa pojemność jednostkową bramki $C_{ox})$, czy też wprowadzanie do obszarów kanałów skomplikowanego niejednorodnego rozkładu koncentracji domieszek zwiększającego odporność tranzystorów na wysoką wartość natężenia pól elektrycznych oraz na efekt „krótkiego kanału” (zależności napięcia progowego tranzystorów od długości kanału). 
Ponieważ skalowanie poniżej 100 nm nie prowadzi już, jak dawniej, do istotnego zwiększenia szybkości działania bramek, głównym celem zmniejszania wymiarów stała się możliwość zwiększania liczby tranzystorów w układzie o danej powierzchni, co pozwala budować układy i systemy cyfrowe o coraz bardziej złożonych i wydajnych architekturach. Gdy jednak na powierzchni układu umieszcza się coraz więcej coraz mniejszych tranzystorów, gęstość mocy wydzielanej w układzie rośnie do poziomu, którego przy żadnym sensownym technicznie sposobie chłodzenia nie da się przekroczyć. Trochę pomagają sposoby ograniczania poboru mocy omówione w punkcie 4.1.2. Układy CMOS z tradycyjną budową tranzystora MOS, mimo ulepszeń wspomnianych wyżej i omówionych w punkcie 4.1.2 systemowych sposobów ograniczania poboru mocy, osiągają kres możliwości przy długości kanału na poziomie 28 nanometrów. Dalsze skalowanie układów z takimi tranzystorami nie ma już sensu, tym bardziej, że komplikacje technologii powodują, że przestaje też działać reguła mówiąca, że układy z mniejszymi tranzystorami są tańsze. Istnieją oszacowania, z których wynika, że w przypadku technologii CMOS z tranzystorami o tradycyjnej budowie najniższy koszt przeciętnej bramki logicznej osiągany jest dla technologii z długością kanału 28 nm. Dla krótszych kanałów koszt już nie maleje, lecz rośnie.
A przecież dziś są w produkcji układy z tranzystorami o kanałach znacznie krótszych niż 28 nm. Jak to możliwe? Czy to ma sens techniczny i ekonomiczny? O tym w następnych punktach.