Realizacje układów techniki cyfrowej

Rys.4. Inwerter NMOS

Inwertery to najprostsze bramki realizujące działanie negacji. Z punktu widzenia układowego to wzmacniacze o odpowiednio ukształtowanej charakterystyce przejściowej. Dokładna analiza inwertera umożliwia ocenę danej techniki realizacji układów logicznych, np. czasów opóźnienia t_p wprowadzanych przez bramkę.

stąd

$U_{wy} = U_{we}-U_{T_p}+ \sqrt{(U_{we}-U_{DD}-U_{T_p})^2 - \frac{\beta _n}{\beta _p}(U_{we}-U_{T_n})^2}$

Przy wzroście napięcia wejściowego napięcie wyjściowe obniża się i punkt pracy tranzystora T_p wchodzi w obszar nasycenia. Nastąpi to wtedy, gdy U_DSp  U_GSp  U_Tp . Stąd

U_wy  U_DD  U_we  U_DD  U_Tp

U_wy  U_we  U_Tp

Podstawiając ten warunek do opisu II części charakterystyki przejściowej otrzymuje się współrzędne punktu granicznego

$U_{weT}= \frac{U_{DD} + U_{T_p} + \sqrt{\frac{\beta_n}{\beta_p}}U_{T_n}} {1+\sqrt{\frac{\beta_n}{\beta_p}}}$

U ^'_wy  U_weT  U_Tp

III odcinek charakterystyki wynika z pracy obydwu tranzystorów w zakresie nasycenia. Ponieważ uproszczony model tranzystora MOS, umożliwiający wyznaczenie analitycznej postaci wyrażeń opisujących poszczególne odcinki charakterystyki przejściowej, nie uwzględnia konduktancji wyjściowej w zakresie nasycenia, wynikającej ze skracania kanału, więc wzmocnienie w tym zakresie jest nieskończone.

Z bilansu prądów

$\frac{1}{2}$ _n(U_we  U_Tn )²  $\frac{1}{2}$ _n(U_we  U_DD  U_Tp )²

otrzymuje się

$U_{weT} = \frac {U_{DD}+U_{Tp} + \sqrt{\frac{\beta_n}{\beta_p}}U_{Tn}} {1 + \sqrt{\frac{\beta_n}{\beta_p}}}$

W rzeczywistości wzmocnienie to jest ograniczone i jest rzędu kilkuset zależnie od konduktancji wyjściowej obu tranzystorów.

Obniżenie napięcia wyjściowego powoduje wejście punktu pracy tranzystora T_n w obszar nienasycenia. Następuje to przy U_we  U_weT oraz U _wy^{' '}  U_weT  U_Tn

IV odcinek charakterystyki przejściowej wynika z pracy tranzystora T_n w obszarze nienasycenia oraz T_p w obszarze nasycenia.

$\beta_n = \left[ (U_{we}-U_{Tn}) - \frac{1}{2}U^2_{wy} \right] = \frac{\beta_p}{2} (U_{we}-U_{DD}-U_{Tp})^2$

stąd

$U_{wy} = U_{we} - U_{Tn} - \sqrt{ (U_{we}-U_{Tn})^2 - \frac{\beta_p}{\beta_n} (U_{we}-U_{DD}-U_{Tp})^2 }$

Gdy napięcie wejściowe przekroczy poziom U_DD  U_Tp , następuje zatkanie tranzystora T_p i napięcie wyjściowe wynosi 0. Tak wyznaczone charakterystyki przejściowe dla różnych napięć zasilania przedstawiono na rys. 7.

Warto zauważyć, że układy CMOS mogą pracować przy różnych napięciach zasilania oraz że duża asymetria w wartościach parametrów  obu tranzystorów (wynikająca z różnic ruchliwości dziur i elektronów) nie powoduje zbyt dużego przesunięcia strefy przejściowej w stosunku do połowy napięcia zasilania. Wynika to z kwadratowej zależności prądu drenu od napięcia bramki tranzystora, co powoduje, że w wyrażeniu na U _weT stosunek _n /  _pwystępuje pod pierwiastkiem, co wyraźnie redukuje jego wpływ na U _weT

Wyznaczymy teraz przebiegi napięcia wyjściowego inwertera CMOS przedstawionego na rys. 5 obciążonego identycznym inwerterem i sterowanego skokiem napięcia: a) od 0 V do U _DD , b) od U _DD do 0 V, dla trzech wartości napięcia zasilania U _DD : 9 V, 5 V, 3 V.

Na wstępie należy wyznaczyć pojemność wejściową inwertera obciążającego. Pojemność bramka-źródło tranzystora MOS jest zależna od punktu pracy i zmienia się od $\frac{2}{3}$C_g  dla zakresu nasycenia poprzez wartości pomiędzy $\frac{2}{3}$C_g a $\frac{1}{2}$C_g dla zakresu nienasycenia aż do 0 V w obszarze zatkania. Ponadto należy uwzględnić pojemność bramka-dren i pojemność bramka podłoże. Dla zakresu nienasycenia pojemność bramka-dren zmienia się w granicach od 0 do $\frac{1}{2}$C_g , zaś w obszarach nasycenia i zatkania jest w pierwszym przybliżeniu pomijalna. Pojemność bramka-podłoże w zakresie przewodzenia jest pomijalna, a w obszarze zatkania jest mniejsza od C_g z powodu występowania warstwy zubożonej pod bramką. Dokładne uwzględnienie wszystkich tych pojemności jest możliwe w analizie komputerowej. Do obliczeń analitycznych wygodnie jest przyjąć uśrednioną wartość pojemności wejściowej. W pierwszym przybliżeniu można przyjąć , że pojemność wejściowa jest równa dwóm pojemnościom wejściowym tranzystora w zakresie nasycenia, czyli

C_we  2$\frac{2}{3}$ C_g  11,2 10^15 _F

Rys. 7. Charakterystyki przejściowe inwertera CMOS dla różnych napięć zasilania

a) odpowiedź inwertera CMOS na skok napięcia wejściowego od 0 V do U _DD jest określona w głównej mierze przeładowywaniem pojemności wejściowej inwertera obciążającego przez włączony tranzystor z kanałem n (tranzystor T_p zatyka się).

Na rys. 8 przedstawiono schemat zastępczy układu po komutacji oraz trajektorię punktu pracy tranzystora T_n .

W pierwszej fazie po komutacji tranzystor T_n pracuje w zakresie nasycenia i przewodzi stały w przybliżeniu prąd drenu

i_d  $\frac{1}{2}$ _n (u_we  U_Tn )²  $\frac{1}{2}$ _n (U_DD  U_Tn)² 

Rys. 8. Schemat zastępczy układu inwertera CMOS po przełączeniu (po skoku napięcia na wejściu) oraz trajektoria punktu pracy tranzystora T_n

Rozładowywanie pojemności wejściowej stałym prądem przebiega według zależności

u_wy (t)  U _DD  $\frac{i_d}{C_{we}}$t  U_DD  $\frac{\beta_n}{2C_{we}}$(U _DD  U_Tn)² t

Tranzystor T_n wejdzie w zakres nienasycenia w momencie, gdy napięcie wyjściowe osiągnie wartość 

u_wy (t_ )  u_we  U_Tn  U _DD  U_Tn czyli, gdy

$\frac{\beta_n}{2C_{we}}$(U_DD  U_Tn)² t₁  U_Tn

stąd

t₁   $\frac {2C_{we}U_{Tn}} {\beta_n(U_{DD}-U_{Tn})^2}$

Wartości t_ w zależności od U _DD wynoszą

U _DD1  9 V $\qquad$t₁  35 ps

U _{DD 2}  5 V$\qquad$t₁  140 ps

U _DD3  3 V $\qquad$t₁  560 ps

Dla t  t_ tranzystor T_n  pracuje w zakresie nienasycenia

i_d  _n [u_we  U_Tnu_wy  $\frac{1}{2}u^2_{wy}$]  _n [U_DD  U_Tnu_wy  $\frac{1}{2}u^2_{wy}$]

stąd

C_we $\frac{du_{wy}}{dt}$= _n [U_DD  U_Tnu_wy-$\frac{1}{2}u^2_{wy}$]

Po rozwiązaniu powyższego równania różniczkowego otrzymuje się

$u_{wy}(t)= 2\frac {U_{DD}-U_{Tn}} {1+ exp( \beta_n\frac{U_{DD}-U_{Tn}} {C_{we}} t+K )}$

Stałą K wyznacza się z warunku ciągłości napięcia wyjściowego w chwili t_

u_wy (t₁ )  U_DD  U_Tn

stąd

$K = - \frac{2U_{Tn}}{U_{DD}-U_{Tn}}$

oraz

$u_{wy}(t)= 2\frac {U_{DD}-U_{Tn}} {1+ exp( \beta_n\frac{U_{DD}-U_{Tn}} {C_{we}} t - \frac{2U_{Tn}} {U_{DD}-U_{Tn}} )}$

Rys. 9. Przebieg napięcia podczas włączania inwertera CMOS dla różnych napięć zasilania (narastające zbocze przebiegu wejściowego)

Napięcie wyjściowe spadnie do wartości 0,1 U _DD po czasie

$t_2 = \frac { \frac{2U_{Tn}}{U_{DD} - U_{Tn}} + ln \left[ \frac{20(U_{DD}-U_{Tn})}{U_{DD}}-1 \right] } { \frac{\beta_n(U_{DD}-U_{Tn})} {C_{we}} }$

Wartości tego czasu wynoszą odpowiednio

U _DD1  9 V$\qquad$t₂  0,43 ns

U _{DD 2}  5 V$\qquad$t₂  0,9 ns

U _DD3  3 V$\qquad$t₂  1,97 ns

Przebiegi napięć podczas włączania inwertera CMOS dla różnych napięć zasilania przedstawiono na rys. 9.

b) W analogiczny sposób wyznacza się przebieg napięcia wyjściowego przy wyłączaniu inwertera CMOS. Zostaje wówczas nagle włączony tranzystor T_p i wyłączony tranzystor T_n . Pojemność wejściowa C_we inwertera obciążającego jest wówczas ładowana prądem płynącym przez T_p .

W pierwszej fazie T_p jest nasycony. Prąd ładowania pojemności wejściowej wynosi

i_dp   $\frac{1}{2}$_p(U_DD  U_Tp )² 

Przebieg napięcia wyjściowego jest wtedy liniowy

$u_{wy}(t) = \frac {\beta_p(U_{DD}+ U_{Tp})^2} {2C_{we}}t$

Faza ta trwa do momentu wejścia punktu pracy tranzystora T_p w obszar nasycenia, czyli do momentu t_ , gdy

U_DSp  u_wy (t₃ )  U_DD  U_GSp  U_Tp  U_DD  U_Tp  U_DD  U_Tp

czyli

u_wy (t₃ )  U_Tp  1 V

Stąd

$t_3 = - \frac{2C_{we}U_{Tp}} {\beta_p(U_{DD}-U_{Tp})^2}$

Wartości t _ wynoszą odpowiednio:

U _DD1  9 V$\qquad$t₃  83 ps

U _{DD 2}  5 V$\qquad$t₃  333 ps

U _DD3  3 V$\qquad$t₃  1333 ps

Od momentu t_ tranzystor T_p pracuje w zakresie nienasycenia

$i_{dp} = \beta_p \left[ (U_{DD}+U_{Tp}) (U_{DD}-u_{wy}) - \frac{1}{2} (U_{DD}-u_{wy})^2 \right]$

Napięcie wyjściowe zmienia się według zależności

$u_{wy}(t) = U_{DD} - 2\frac {U_{DD}+U_{Tp}} {1+ exp( \beta_p\frac{U_{DD}+U_{Tp}} {C_{we}} t + \frac{2U_{Tp}} {U_{DD}+U_{Tp}} )}$

Napięcie wyjściowe osiąga wartość 0,9 U _DD po czasie t_

U _DD1  9 V$\qquad$t₄  1, 02 ns

U _{DD 2}  5 V$\qquad$t₄  2,14 ns

U _DD3  3 V$\qquad$t₄  4, 68 ns

Przebiegi napięcia wyjściowego dla różnych napięć zasilania przedstawiono na rys. 10.

Rys. 10 Przebieg napięcia podczas wyłączania inwertera CMOS dla różnych napięć zasilania (opadające zbocze sygnału wejściowego)